Cadence Subsystem cho kiến trúc PCIe 6.0 đạt chứng nhận tuân thủ đặc tả PCI Express

AuraStack AI Super Agent, nền tảng Agentic AI đầu tiên dành cho PCB và đóng gói tiên tiến chính thức ra mắt

Rapidus và Cadence chung tay thúc đẩy Agentic AI cho thiết kế SoC tiên tiến

Cadence ra mắt kỹ sư ảo tự động hoàn toàn đầu tiên cho thiết kế chip

Lần kiểm định được diễn ra trong khuôn khổ hội thảo (compliance workshop) của PCI-SIG® diễn ra vào cuối tháng 7 vừa qua. Đây là sự kiện chính thức đầu tiên của ngành về kiểm định tuân thủ đặc tả PCIe 6.0, trong đó giải pháp hệ thống con x8 của Cadence được thử nghiệm ở tốc độ tối đa 64 GT/s theo đúng đặc tảPCIe 6.0.

Giải pháp hệ thống con (subsystem) hoàn chỉnh của Cadence, bao gồm cả PHY và bộ điều khiển, đã vượt qua toàn bộ các bài kiểm tra tuân thủ chính thức của đặc tả PCIe 6.0 và hiện có tên trong Danh sách Nhà tích hợp (Integrators List) của PCI-SIG.

PCI Express là chuẩn kết nối mở rộng

"PCI Express là một chuẩn kết nối mở rộng (scale-up) thiết yếu đối với các trung tâm dữ liệu AI/HPC và các nhà máy AI. Hệ thống con của Cadence cho đặc tả PCIe 6.0 mang lại hiệu năng hàng đầu trongphân khúc, đồng thời nằm trong nhóm có mức tiêu thụ điện năng thấp nhất trên thị trường. Thành công ngay trong lần đầu này chứng thực cho giải pháp PHY và bộ điều khiển hoàn chỉnh của chúng tôi, đồng thời mang lại cho khách hàng sự tin tưởng rằng công nghệ của Cadence có khả năng tương tác đầy đủ và đã sẵn sàng cho sản xuất." Ông Marc Loinaz, Phó Chủ tịch phụ trách Nghiên cứu và Phát triển PHY hiệu năng cao, Nhóm Giải pháp Bán dẫn (Silicon Solutions Group) tại Cadence, cho biết.

Cột mốc này cũng cho thấy tầm quan trọng của việc hợp tác sớm trong hệ sinh thái nhằm đưa cácchuẩn công nghệ mới ra thị trường.

Trước đó, Cadence đã phối hợp chặt chẽ với PCI-SIG, các nhà cung cấp thiết bị kiểm định và các đối tác trong ngành để tiến hành thử nghiệm khả năng tương tác, qua đó phát hiện và xử lý các vấn đề tiềm ẩn trước khi bước vào đánh giá chính thức.

Trước đó, Cadence đã phối hợp với PCI-SIG, các nhà cung cấp thiết bị kiểm định và các đối tác trong ngành để tiến hành thử nghiệm

"Khi công nghệ PCIe 6.0 mở đường cho thế hệ hệ thống AI và điện toán hiệu năng cao tiếp theo, việc kiểm định tuân thủ và tương tác một cách nghiêm ngặt là yếu tố sống còn đối với thành công của cảhệ sinh thái", ông Brig Asay, Tổng Giám đốc mảng Trung tâm Dữ liệu Mạng tại Keysight Technologies, nhận định.

"Thành tựu đạt chuẩn ngay lần đầu của Cadence phản ánh cả chất lượngtriển khai hệ thống con PCIe 6.0 lẫn hiệu quả của quy trình kiểm định toàn diện sử dụng các giải phápđo kiểm của Keysight. Chúng tôi rất vui được đồng hành cùng các doanh nghiệp dẫn đầu ngành trongviệc đẩy nhanh quá trình triển khai công nghệ PCIe 6.0 một cách vững chắc." Ông Brig Asay chi biết thêm.

"Cadence là thành viên lâu năm của PCI-SIG và đã góp phần thúc đẩy việc ứng dụng công nghệPCIe. Cột mốc tuân thủ PCIe 6.0 của Cadence có ý nghĩađối với tiến trình phát triển liên tục của kiến trúc công nghệ PCIe." Ông Al Yanes, Chủ tịch PCI-SIG, chia sẻ.

Công nghệ PCIe 6.0 đáp ứng nhu cầu ngày càng lớn về kết nối băng thông cao trong các hệ thống AI và điện toán hiệu năng cao, nơi chuẩn này được sử dụng cho card tăng tốc, giao tiếp mạng và thiết bị lưu trữ. Giao tiếp này được kỳ vọng sẽ được ứng dụng rộng rãi trong hạ tầng trung tâm dữ liệu và AI, sau đó mở rộng sang các hệ thống ô tô và doanh nghiệp khi hệ sinh thái dần hoàn thiện.

"Positron AI đã cấp phép sử dụng IP SerDes của Cadence cho đặc tả PCIe 6.0 trong chip tăng tốc suyluận AI của chúng tôi. Hệ thống con PCIe 6.0 hoàn chỉnh đã được hiện thực hóa trên silicon cùng quy trình kiểm định khả năngtương tác chặt chẽ của Cadence giúp chúng tôi yên tâm rằng giao tiếp PCIe 6.0 của mình sẽ đáp ứngđược yêu cầu kết nối băng thông cao của các tác vụ transformer." Ông Thomas Sohmers, Giám đốc Công nghệ tại Positron AI, cho biết.

Cadence hiện cung cấp danh mục giải pháp công nghệ PCIe rộng khắp, lên đến đặc tả PCIe 7.0.

Giải pháp hệ thống con hoàn chỉnh của Cadence cho công nghệ PCIe 6.0, bao gồm PHY và bộ điều khiển, đã sẵn sàng để các nhà cung cấp SoC tích hợp vào thiết kế.

Chi tiết xem thêm tại trang sản phẩm PHY cho PCIe 6.0 và CXL của Cadence hoặc tải về tài liệu giới thiệu Design IP.