Keysight tăng cường hỗ trợ tiêu chuẩn Chiplet Interconnect trong Chiplet PHY Designer 2025

Nền tảng EWASP của Keysight tăng cường khả năng đo kiểm và đánh giá EW của Indra

Keysight Chiplet PHY Designer: Giải pháp mô phỏng kết nối IP D2D sang D2D PHY theo chuẩn UCIe™

Keysight giới thiệu System Designer for PCIe® và Chiplet PHY Designer cho quy trình làm việc mô phỏng theo tiêu chuẩn kỹ thuật số

Cụ thể, phần mềm nâng cao này bổ sung các tính năng mô phỏng cho tiêu chuẩn Universal Chiplet Interconnect Express™ (UCIe™) 2.0 và bổ sung hỗ trợ cho tiêu chuẩn Bunch of Wires (BoW) của Open Computer Project.

Là một giải pháp thiết kế chiplet cấp hệ thống và thiết kế die-to-die (D2D) tiên tiến, Chiplet PHY Designer giúp xác nhận hợp chuẩn ở cấp pre-silicon, đơn giản hóa quy trình thiết kế và sản xuất chip.

Phần mềm nâng cao này bổ sung các tính năng mô phỏng cho tiêu chuẩn Universal Chiplet Interconnect Express™ (UCIe™) 2.0 và bổ sung hỗ trợ cho tiêu chuẩn Bunch of Wires (BoW) của Open Computer Project.

Trong bối cảnh các loại chip dành cho AI và trung tâm dữ liệu ngày càng trở nên phức tạp hơn, việc đảm bảo giao tiếp đáng tin cậy giữa các con chip là yếu tố trọng yếu đảm bảo hiệu năng. Thị trường đang giải quyết thách thức này bằng các tiêu chuẩn mở mới nổi như UCIe và BoW để xác định liên kết giữa các chiplets trong đóng gói 2.5D nâng cao/3D hoặc lớp phủ/nâng cao. Nhờ áp dụng các tiêu chuẩn này và xác minh tuân thủ các chiplets, các nhà thiết kế đóng góp vào việc xây dựng hệ sinh thái về tính năng tương tác của chiplet, giảm chi phí và rủi ro trong phát triển công nghệ bán dẫn.

Những lợi ích chính của Chiplet PHY Designer 2025:

• Đảm bảo khả năng tương tác: Xác minh rằng các thiết kế đáp ứng các tiêu chuẩn UCIe 2.0 và BoW, cho phép tích hợp liền mạch trên các hệ sinh thái đóng gói tiên tiến.
• Rút ngắn thời gian đưa ra thị trường: Tự động hóa thiết lập đo kiểm mô phỏng và tuân thủ, chẳng hạn như Chức năng truyền điện áp (VTF), đơn giản hóa quy trình thiết kế chiplet.
• Cải thiện độ chính xác của thiết kế: Cung cấp thông tin chuyên sâu về tính toàn vẹn tín hiệu, tỷ lệ lỗi bit (BER) và phân tích nhiễu xuyên âm, giảm thiểu rủi ro tái thiết kế và sản xuất chip.
• Tối ưu hóa thiết kế xung nhịp: Hỗ trợ phân tích sơ đồ xung nhịp tiên tiến, chẳng hạn như tốc độ dữ liệu một phần tư QDR, để đồng bộ hóa chính xác trong các kết nối tốc độ cao.

Hee-Soo Lee, Trưởng bộ phận phát triển khách hàng phân khúc kỹ thuật số tốc độ cao, Keysight EDA, cho biết: “Một năm trước, Keysight EDA đã ra mắt Chiplet PHY Designer như một công cụ xác thực pre-silicon đầu tiên trên thị trường có khả năng mô hình hóa và mô phỏng chuyên sâu; công cụ này cho phép các nhà thiết kế chiplet nhanh chóng xác minh chính xác rằng thiết kế của họ đáp ứng các thông số kỹ thuật trước khi sản xuất. Bản phát hành mới nhất đáp ứng các tiêu chuẩn đang phát triển như UCIe 2.0 và BoW, đồng thời cung cấp các tính năng mới, chẳng hạn như sơ đồ xung nhịp QDR và phân tích nhiễu xuyên âm hệ thống cho các bus một chiều. Các kỹ sư sử dụng Chiplet PHY Designer để tiết kiệm thời gian và giảm lỗi, đảm bảo thiết kế của họ đáp ứng các yêu cầu về hiệu năng trước khi sản xuất. Các công ty sử dụng sớm giải pháp này, như Alphawave Semi, chứng nhận rằng Chiplet PHY Designer đảm bảo hoạt động liền mạch và khả năng tương tác cho các giải pháp 2.5D/3D có sẵn cho khách hàng chiplet của họ."